Xilinx Vivado Design Suite 2019.1 HLx Editions 完整特别版(含.lic许可文件)

Xilinx Vivado Design Suite 2019.1特别版是目前最新的专业产品加工设计分析套件，是Xilinx为HDL设计的综合和分析而设计的软件套件，取代了Xilinx ISE，具有用于片上系统和高级综合的附加功能。 Vivado代表了对整个设计流程的重新思考和重新思考，并且被评论者描述为“精心构思，紧密集成，快速，可扩展，可维护和直观”。软件提供利用大型的仿真技术，利用计算机的超级算法，为用户提供了大型流程优化方案以及加工技术的改进，利用电脑虚拟技术，可以从基础的加工到生产的流程实现一体化的操作方案。新版本的Vivado 2019还带来了全新的特性支持欢迎大家前来下载使用。

Vivado®DesignSuite HLx版本包括部分重新配置，Vivado HL Design Edition和HL System Edition无需额外费用。保修期内的用户可以重新生成许可证以访问此功能。部分重新配置可以降低价格用于Vivado WebPACK™版本。

Vivado Design Suite 2019.1，其支持：

量产器件

航天级 Kintex UltraScale：- XQRKU060

XA Kintex-7：- XA7K160T

Virtex UltraScale+ HBM（-3 速度级）：- XCVU31P、XCVU33P、XCVU35P、XCVU37P

Vivado

基于命令行的 Web 安装程序

增强的 VHDL2008 综合构造支持

第三方电路板的集成型 GitHub 下载

拥塞指标、改进的 QOR 建议，以及一般性 SSI QOR 改进

增强的调试功能：IBERT GTM、RF 分析仪、HBM 监控器及总线图查看

IP 子系统／内核

最新 50G RS-FEC（544、514）：用于 5G 无线应用的最新 FEC (2x26G) NRZ，在添加外部 bitmux 芯片时，可实现 PAM-4 应用

集成型 UltraScale/UltraScale+ 100G 以太网子系统：全新可选 AXI 数据总线接口支持基于标准的接口

10G/25G 以太网子系统、40G/50G 以太网子系统、集成型 UltraScale/UltraScale+ 100G 以太网子系统、USXGMII、1G/10G/25G 以太网交换子系统：通过基于所选特性创建统计逻辑，实现尺寸优化的统计计数器

视频与影像 IP：视频处理内核新增对 8K30 分辨率的支持，视频混频器增加 16 层混合，而帧缓冲器则新增对 12 和 16bpc 的支持

SmartConnect：提高了面积效率、特别适合小型配置和 AXILite 端点

AXI Bram 控制器：改善了单拍事务处理的性能。可配置的读取时延，适用于紧密的时间间隔。

软件特色

1、一个面向新一代可编程设计的设计工具

赛灵思早在1997 年就推出了ISE 设计套件。ISE套件采用了当时非常具有创新性的基于时序的布局布线引擎，这是1995 年4 月赛灵思收购NeoCAD 获得的。在其后15 年的时间里，随着FPGA 能够执行日趋复杂的功能，赛灵思为ISE 套件增添了许多新技术，包括多语言综合与仿真、IP 集成以及众多编辑和测试实用功能，努力不断从各个方面改进ISE 设计套件。Feist 表示，赛灵思通过借鉴ISE 设计套件的所有经验、注意事项和关键技术，并充分利用最新 EDA 算法、工具和技术，才打造出了这一颠覆性的全新Vivado 设计套件。

“Vivado 设计套件将显著提升当今设计的生产力，且能够轻松实现升级扩展，应对20nm 芯片及更小工艺技术所带来的容量和设计复杂性挑战。在过去15 年时间里，EDA 技术取得了长足的发展。我们是从头开始开发这套工具的，所以我们能够在套件中采用最先进的EDA 技术和标准，让其具有很强的前瞻性。”

2、确定性的设计收敛

任何FPGA厂商的集成设计套件的核心都是物理设计流程，包括综合，布局规划、布局、布线、功耗和时序分析、优化和ECO。有了Vivado，赛灵思打造了一个最先进的设计实现流程，可以让客户更快地达到设计收敛的目标。

3、可扩展的数据模型架构

为减少迭代次数和总体设计时间，并提高整体生产力，赛灵思用一个单一的、共享的、可扩展的数据模型建立其设计实现流程，这种框架也常见于当今最先进的ASIC 设计环境。Feist 说：“这种共享、可扩展的数据模型可让流程中的综合、仿真、布局规划、布局布线等所有步骤在内存数据模型上运行，故在流程中的每一步都可以进行调试和分析，这样用户就可在设计流程中尽早掌握关键设计指标的情况，比如时序、功耗、资源利用和布线拥塞等。而且这些指标的估测将在实现过程中随着设计流程的推进而更趋于精确。”

具体来说，这种统一的数据模型使赛灵思能够将其新型多维分析布局布线引擎与套件的RTL 综合引擎、新型多语言仿真引擎以及IP 集成器(IP Integrator)、引脚编辑器(Pin Editor)、布局规划器(Floor Planner)、芯片编辑器(Chip Editor) 等功能紧密集成在一起。此外，该数据模型使赛灵思能够为该工具套件配备全面的交叉探测功能，以便用户跟踪并交叉探测原理图、时序报告、逻辑单元或其它视图，直至HDL 代码中的给定问题。

4、芯片规划层次化，快速综合

Vivado为用户提供了设计分区的功能，可以分别处理综合、执行、验证的设计，使其可以在执行大型项目时，可以成立不同的团队分头设计。同时，新的设计保存功能可以实现时序结果的复用，并且可以实现设计的部分可重配置。

Vivado还包括一个全新的综合引擎，旨在处理数以百万计的逻辑单元。新的综合引擎的关键是对System Verilog的强大支持。“Vivado的综合引擎对System Veriog语言可综合子集的支持，比市场上任何其他工具都更好”Feist 说。它的综合速度是赛灵思ISE Design Suite综合工具XST的三倍，并支持“快速”模式，使得设计师迅速把握设计的面积和规模。另外，也让他们调试问题的速度比之前采用RTL或门级原理图快15倍。随着越来越多的ASIC设计者转向可编程平台，赛灵思还在整个Vivado设计流程中提升了了Synopsys 设计约束(SDC)。标准的使用开启了一个新的自动化水平，客户现在可以访问先进的EDA工具产生约束、检查跨时钟域、形式验证，甚至是利用像Synopsys PrimeTime那样的工具进行静态时序的分析。

5、多维度分析布局器

上一代FPGA 设计套件采用单维基于时序的布局布线引擎，通过模拟退火算法随机确定工具应在什么地方布置逻辑单元。使用这类工具时，用户先输入时序，模拟退火算法根据时序先从随机初始布局种子开始，然后在本地移动单元，“尽量”与时序要求吻合。Feist 说：“在当时这种方法是可行的，因为设计规模非常小，逻辑单元是造成延迟的主要原因。但今天随着设计的日趋复杂化和芯片工艺的进步，互联和设计拥塞一跃成为延迟的主因。采用模拟退火算法的布局布线引擎对低于100 万门的FPGA 来说是完全可以胜任的，但对超过这个水平的设计，引擎便不堪重负。不仅仅有拥塞的原因，随着设计的规模超过100万门，设计的结果也开始变得更加不可预测。”

着眼于未来，赛灵思为Vivado 设计套件开发了新型多维分析布局引擎，其可与当代价值百万美元的ASIC布局布线工具中所采用的引擎相媲美。该新型引擎通过分析可以找到从根本上能够最小化设计三维(时序、拥塞和走线长度)的解决方案。Feist 表示：“Vivado设计套件的算法从全局进行优化，同时实现了最佳时序、拥塞和走线长度，它对整个设计进行通盘考虑，不像模拟退火算法只着眼于局部调整。这样该工具能够迅速、决定性地完成上千万门的布局布线，同时保持始终如一的高结果质量(见图1)。由于它能够同时处理三大要素，也意味着可以减少重复运行流程的次数。”

“从本质上来说，你看到的就是Vivado 设计套件在满足所有约束条件下，实现整个设计只需占用3/4 的器件资源。这意味着用户可以为自己的设计添加更多的逻辑功能和片上存储器，甚至可以采用更小型的器件。”

6、功耗优化和分析

当今时代，功耗是FPGA设计中最关键的环节之一。因此，Vivado设计套件的重点就是专注于利用先进的功耗优化技术，为用户的设计提供更大的功耗降低优势。“我们在技术上采用了目前在ASIC工具套件中可以见到的先进的时钟门控制技术，通过该技术可以拥有设计逻辑分析的功能，同时消除不必要的翻转”Feist表示“具体来说，新的技术侧重于翻转因子‘alpha’，它能够降低30%的动态功耗”Feist说，赛灵思去年在ISE设计套件中开始应用该技术，并一直沿用至今。Vivado将继续加强这一技术的应用。

此外，有了这一新的可扩展的数据共享模型，用户可以在设计流程的每一个阶段得到功耗的估值，从而可以在问题发展的前期就能预先进行分析，从而能够在设计流程中，先行解决问题。

7、简化工程变更单(ECO)

增量流量让快速处理小的设计更改成为可能，每次更改后只需重新实现设计的一小部分，使迭代速度更快。它们还能在每个增量变化之后实现性能的表现，从而无需多个设计迭代。为此，Vivado设计套件还包括对一个流行的ISE FPGA编辑器工具的新的扩展，称为Vivado器件编辑器。Feist说，在一个布局布线设计上使用Vivado器件编辑器，设计师现在有能力去做移动单元，重新布线，连接一个寄存器输出作为调试管脚，修改DCM或者查找表(LUT)的参数的工程变更单(ECO)——在设计周期的后期，无需通过返回设计重新综合和实现。他说，目前行业没有任何其他FPGA设计环境可以提供这种级别的灵活性。

8、基于业界标准而打造

四年半前，当赛灵思开始从头打造Vivado设计套件的时候，架构打造的首要任务，就是用标准的设计环境代替专有格式。致力于打造一个开放的环境，让客户能够用EDA 工具和第三方IP 进行扩展。例如，Vivado 设计套件可支持SDC(Synopsys 设计约束)、ARM AMBA AXI 4 IP互联标准、IP-XACT IP封装和交付标准，并且在新环境中提供了强大的互动TCL 脚本功能。。

流程自动化，非流程强制化

在Vivado 设计套件构建过程中，赛灵思工具团队遵循这样的原则“自动化设计方式，不强制设计方式”。Feist 说：“不管用户用C、C++、SystemC、VHDL、Verilog、System Verilog、MATLAB 还是Simulink 开始编程，也不管他们用的是我们的IP 还是第三方的IP，我们提供了一种实现所有流程自动化，帮助客户提高生产力的方法。我们还充分考虑到我们的用户的各种技能水平和偏好，既能满足需要全按键式流程的客户的要求，也能满足在设计流程的每一步都进行分析的客户的要求，甚至还能满足那些认为用GUI 的是低手，喜欢用TCL 以命令行或批处理模式完成全部设计流程的客户的要求。用户能够根据自己的特定需求，选用套件功能。”

为进一步增强所有用户的设计体验，赛灵思在Vivado 设计套件中加入了某些奇妙的新功能，同时为深受客户赞誉的FPGA 编辑器增加了芯片编辑器功能。

9、IP 封装器、集成器和目录

赛灵思的工具架构团队把重点放在新套件专门的IP 功能设计上，以便于IP 的开发、集成与存档。为此，赛灵思开发出了IP 封装器、IP 集成器和可扩展IP 目录三种全新的IP 功能。

采用IP 封装器，赛灵思的客户、赛灵思公司自己的IP 开发人员和赛灵思生态环境合作伙伴可以在设计流程的任何阶段将自己的部分设计或整个设计转换为可重用的内核，这里的设计可以是RTL、网表、布局后的网表甚至是布局布线后的网表。IP 封装器可以创建IP 的IP-XACT 描述，这样用户使用新型IP 集成器就能方便地将IP 集成到未来设计中。IP 封装器在XML 文件中设定了每个IP 的数据。Feist 说一旦IP 封装完成，用IP 集成器功能就可以将IP 集成到设计的其余部分。

“IP 集成器可以让客户在互联层面而非引脚层面将IP 集成到自己的设计中。可以将IP 逐个拖放到自己的设计图(canvas)上，IP 集成器会自动提前检查对应的接口是否兼容。如果兼容，就可以在内核间划一条线，然后集成器会自动编写连接所有引脚的具体RTL。”

“这里的重点是可以取出已用IP 集成器集成的四五个模块的输出，然后通过封装器再封装。这样就成了一个其他人可以重新使用的IP。这种IP 不一定必须是RTL，可以是布局后的网表，甚至可以是布局布线后的网表模块。这样可以进一步节省集成和验证时间。”

第三大功能是可扩展IP 目录，它使用户能够用他们自己创建的IP 以及赛灵思和第三方厂商许可的IP 创建自己的标准IP 库。赛灵思按照IP-XACT 标准要求创建的该目录能够让设计团队乃至企业更好的组织自己的IP，供整个机构共享使用。Feist 称赛灵思系统生成器(System Generator) 和IP 集成器均已与Vivado 可扩展IP 目录集成，故用户可以轻松访问编目IP 并将其集成到自己的设计项目中。

Vivado 产品营销总监Ramine Roane指出：“以前第三方IP 厂商用Zip 文件交付的IP格式各异，而现在他们交付的IP，不仅格式统一，可立即使用，而且还与Vivado 套件兼容。”

10、Vivado HLS 把ELS带入主流

可能Vivado 设计套件采用的众多新技术中，最具有前瞻性的要数新的Vivado HLS(高层次综合)技术，这是赛灵思2010 年收购AutoESL 后获得的。在收购这项业界最佳技术之前，赛灵思对商用ESL 解决方案进行了广泛评估。市场调研公司BDTI 的研究结果帮助赛灵思做出了收购决策(见赛灵思中国通讯杂志第36 期“BDTI研究认证以DSP为核心的FPGA设计的高层次综合流程 ”http://china.xilinx.com/china/xcell/xl36/2-7.pdf)。

“Vivado HLS 全面覆盖C、C++、SystemC，能够进行浮点运算和任意精度浮点运算。这意味着只要用户愿意，可以在算法开发环境而不是典型的硬件开发环境中使用该工具。这样做的优点在于在这个层面开发的算法的验证速度比在RTL 级有数量级的提高。这就是说，既可以让算法提速，又可以探索算法的可行性，并且能够在架构级实现吞吐量、时延和功耗的权衡取舍。”

设计人员使用Vivado HLS 工具可以通过各种方式执行各种功能。为了演示方便，Feist 讲解了用户如何通过一个通用的流程进行Vivado HLS 开发IP 并将其集成到自己的设计当中。

在这个流程中，用户先创建一个设计C、C++ 或SystemC 表达式，以及一个用于描述期望的设计行为的C 测试平台。随后用GCC/G++或Visual C++ 仿真器验证设计的系统行为。一旦行为设计运行良好，对应的测试台的问题全部解决，就可以通过Vivado HLS Synthesis 运行设计，生成RTL 设计，代码可以是Verilog，也可以是VHDL。有了RTL 后，随即可以执行设计的Verilog 或VHDL 仿真，或使用工具的C封装器技术创建SystemC 版本。然后可以进行System C架构级仿真，进一步根据之前创建的C 测试平台，验证设计的架构行为和功能。

设计固化后，就可以通过Vivado 设计套件的物理实现流程来运行设计，将设计编程到器件上，在硬件中运行和/或使用IP 封装器将设计转为可重用的IP。随后使用IP 集成器将IP 集成到设计中，或在系统生成器(System Generator) 中运行IP。

Xilinx Vivado Design Suite2019新功能

新的HLx版本为设计团队提供了利用基于C的设计和优化重用，IP子系统重用，集成自动化和加速设计关闭所需的工具和方法。与UltraFast™高级生产力设计方法指南相结合，这种独特的组合经证明可以使设计人员在高度抽象的同时进行工作，同时促进设计重用，从而提高生产力。

加速高级设计

使用Vivado高级综合进行软件定义的IP生成

与Vivado IP Integrator进行基于块的IP集成

基于模型的DSP模型组合器和系统生成器设计集成

加速验证

Vivado逻辑仿真

集成的混合语言模拟器

集成和独立编程和调试环境

使用Vivado HLS，使用C，C ++或SystemC加速验证> 100X

验证IP

加速实施

4倍快速实施

20％更好的设计密度

低端和中端的高速3档速度性能优势和高端的35％功率优势